基于 VHDL 的 Vivado2017.4 使用教程

发表于 2021-06-09 分类于计算机组成原理阅读次数：本文字数： 1.5k 阅读时长 ≈ 1 分钟

新建工程

首先打开vivado2017.4

点击create project

点击next

为新建的工程起名字，路径和名字都不要有中文
起好名字后点击next

选择RTL project，勾选do not specify sources at this time, 表示以后再配置资源文件
选好了之后点击next

输入你的FPGA板的型号，我的是xc7a100tcsg424
然后点击next

finish之后，如图所示，可以配置语言，这里选择的是VHDL

然后我们开始新建/添加文件，点击+

选择add or create design sources

双击你所建立的source之后，就可以开始写程序了

写程序

在这里我提供一个简单的程序

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity test is
Port ( 
        led:out std_logic;
        switch:in std_logic
        );
end test;

architecture Behavioral of test is

begin
process(switch)
begin
    if switch='1' then
    led&lt;='1';
    else 
    led&lt;='0';
    end if;
end process;

end Behavioral;

然后我们开始写仿真程序, 同样建立一个仿真文件

仿真文件的命名通常为test_bench

这里我也提供对应的仿真程序，以供参考

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity test_bench is
end test_bench;

architecture Behavioral of test_bench is
component test port(
    led :out std_logic;
    switch:in std_logic);
end component;
signal led:std_logic:='0';
signal switch:std_logic:='0';
begin
dut:test port map(
    led=&gt;led,switch=&gt;switch
    );
process
begin
    switch&lt;='1';
    wait for 10ms;
    switch&lt;='0';
    wait for 10ms;
end process;
end Behavioral;